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やったこと
[WORK]工程会議
[WORK]工場対応
[WORK]技術開発基板調査
[WORK]営業所対応
午前中、山梨の工場と緊急対応せにゃならんかったので工程会議は自分担当分だけ言って対応に戻る。
検証作業と事務手続を速攻で終らせて工場サイドに連絡。
これだけで午前中が終ってしまう。
午後も断続的に山梨の工場と対応。
その間に技術開発基板の調査など。
で、先週からやっているVerilog-HDLの件。
先週悩んでいた件は解決。
定値や定数の設定、信号定義といった事をABELと比較しながらやっとVerilogを書く上での「作法」というものが分った。
悩んでいた内部3ステートバス(内部レジスタアクセス)の記述だけど、参考書やwebに載っているヤツは記述量がやたらと多かったり、無駄にFFを消費したりしてオレの思想に合わないものばかし。
参考書を見つつも効率的で且つ可読性の良い記述スタイルを検討する。
記述したVerilogロジックがコンパイル後、期待したロジックに落ちたかfit結果を見ながら検討。
かなり紆余曲折したけど内部3ステートバスの記述については自分のスタイルを確立しつつある。
パラダイムシフトするのは結構大変。
Verilog-HDLは、よくC言語に似ていると言われるけどbegin〜endとかfunctionとか出てくるんでPASCALの方が近いんぢゃね？
まぁ、CもPASCALも
元ネタ源流は同じなので似ているのは仕方ないけど...
いずれにせよ、上手くVerilogでロジックが記述出来ればABELより可読性は良くなるかも。
オレはまだABELの方が良く分るけど...
営業所対応などして2230過ぎ撤収。
ツンデレ喫茶ADV製作〜しぇいむ☆おん〜
価格0円、全年齢対象。
wineで動くか実験せねば。
『ブラック・ラグーン』2ndシーズン決定。
金朋、貧乏姉妹物語に続いてキタコレ。
本日の検索さん。
えーと、コミック2巻で初音姉さんが書いていたアレ？<んな訳ない。
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