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やったこと
[ETC]事務処理
[ETC]FPGA遊び
[ETC]継電連動
[ETC]FPGA実装研究
0920頃起床。
雨が振ってどこかに行く気も起きないので一日中ほぼ引き篭り。
事務処理で今年度ふるさと納税関係。毎年恒例の自治体へ寄付。
先日入手したFPGAボードを使い高位合成の環境作り。
Pythonで記述したロジックをVerilogにするPolyphonyを使う環境構築。
PolyphonyはPythonの3.6以上を要求するが古い環境(Debian GNU/Linux stretch)なのでPythonが3.5しか入っていない。
色々と調べたけど最新版をソースからビルドした方が早いことが分かった。
環境構築するにもディスクスペースも無いことが判明したので直ぐに使わないファイルはNASへ退避させる作業をする。
Pythonは最新版の3.11.0を持ってきてコンパイル。が、途中でエラーを吐きやがった。
自分の環境は文字コードはEUC。クソ、UTF8死ね。
仕方無いんでLANG変数を一時的に消す。
これでコンパイルは通ったんでインストール。
Polyphonyはpip3コマンドでインストールする訳だがエラー。
エラーを見たらSSLモジュールが無いとか言っている。
Pythonのconfig.logを見たらSSLがビルドされていなかった。つか、OpenSSLライブラリが古くて弾かれていた。
1.1.1の要求に対して自分の環境は1.1.0だった。
仕方無いんでOpenSSLライブラリもソースからビルドした。早く新しいPCにせんと...
Pythonを再度ビルドしてインストールした。
再度、pip3コマンドを実行してPolyphonyのインストールを試みた。今度は上手く行った。
早速、例題に従い高位合成の手順を実行してみた。
LチカだけどPolyphonyが吐いたVerilogコードからIDE経由で回路合成してビットストリームファイルまで生成できた。
まだまだ例題をこなしていないけど色々と面白いことが出きそう。
2500円でここまで遊べるとは思わんかった。
眠くなったんで1420仮眠、1520再起動。
FPGA遊びばかりしていてはアレなのでNゲージ用継電連動装置の工作の続き。
方向回線周辺と、もう一つの方向リレーの配線など。
回路図上では簡単な配線だけど実際に配線してみると結構複雑で嫌になってきた...
またしても眠くなったんで1700仮眠。1820再起動。睡眠負債返済。
継電連動装置工作は続けるけど、その一方でリレーロジックは正直メンドい。
いまやっているFPGA遊びの一環で単線自動閉塞(自動B)をFPGAで電子連動化する研究を始めた。
てこリレー回路の実装は楽勝だけど方向回線は実装が非常に難しい。考え方の根幹が違うんだよな。
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