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やったこと
[WORK]Verilog記述
[組合]新入組合員研修
起きたら0820。遅刻寸前。暑いのに朝から走って汗だく状態。
Verilog-HDLにて双方バスと内部レジスタアクセスの記述をして実際にfitterにかけてみるテスト。
双方バスは何となく記述出来たけど問題は内部レジスタアクセス。
writeは大した話ではなかったけどreadが問題。
折角記述した信号が何故か最適化の際に削除されてしまう。
オレが巧い記述方法を知らないだけかも知れんのだが参考書を見ても書いてない。
あと、違う信号線を集約する仕方も良く分らん。
どーすりゃいいのさ。
うーむ、これを考えるとABEL-HDLってかなり柔軟性があると思ったり。
ゲートレヴェルの記述も出来るし便利な記述が出来たりとかなり柔軟。
ただし、柔軟ってことはデヴァイス依存な記述が出来るってことでもあり可搬性が失なわれる諸刃の剣。素人にはオススメ出来無い。
HDLは常に柔軟性と可搬性のトレードオフってこと。
それでもVerilog化せんと将来的にはヤヴァイので早期に移行せんとな。
出張してたタカちんから断続的に連絡が入ったので対応。お疲れ様です。
今日は新入組合員研修なので定時後、速攻組合事務所に行く。
車、3台中2台は予定通りに集合したけど一台車の出発が遅れるとの連絡が入る。
で、急拠配車を変更して新人だけ先に行かせる。
定刻より30分以上遅れて最終便出発。
車中、到着するまで仕事の話していた。
6人中5人がハード屋なので会話が「PCIブリッジの売りきりIPコアがあるので、あげるよ」とか
「HDLのコンパイル時間がどうの」とか「今度の基板はBGAが10個載っている」とか「12層基板で電源層がどうの」など非常に濃い話をしていた。
山中湖ICで下りるところを間違えて手前の河口湖ICで下りてしまいさらに遅れる。
当初予定よりかなり遅れて1950到着。
スグに夕飯兼懇親会。食事の量が凄いんですけど...
2100から大部屋にて2次会。
2530散会後、別の部屋にて臨時執行委員会。
来期体制について色々と恐い話を聞く。
終ったのが2730。つー訳で寝たのが2800ちょい前。
山中湖は標高が高いので夜は涼しいのが救い。スグに眠れたけど。
日銀、ゼロ金利解除。
変動金利型の住宅ローンを借りている人は大変だ。
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